EEE Micro杂志专题与SiTime的创新贡献

几天前，我办公桌上出现了3-4月号的IEEE Micro杂志。这一期特别聚焦于去年夏天备受关注的芯片讨论论文。从75份提交的报告中，仅有27份被选为口头报告，而最终只有7篇论文得以在IEEE Micro上发表。这些论文均具有极高的学术价值，其中一篇出自SiTime的Sassan Tabatabaei博士之手，并已在SiTime官网发布。

高速数字系统中的MEMS振荡器优势

高速数字系统尤其受益于SiTime基于MEMS技术的硅振荡器。数字应用可以大致分为三类：

（1）状态机，如微处理器和FPGA；

（2）包含时钟的串行和并行接口；以及

（3）嵌入时钟与数据的串行接口。本文将重点探讨状态机的应用场景。

状态机的理想参考时钟

理想的状态机参考时钟应具备高频特性且抖动极低。较高的参考时钟频率有助于简化内部PLL的工作流程。快速状态机依赖内部PLL将其参考时钟倍频至内部工作频率，并生成多种相位与时钟域用于排序计算和数据流（例如2.345GHz）。然而，一个常见的挑战是需要将相对较低的参考频率（如27MHz）放大到多GHz级别的内部频率。这种放大比例越大，时钟抖动越严重。此外，为了匹配外部数据需求，通常还需要乘以非整数值（在此例中为2345/27 ≈ 86.8519），这进一步降低了时钟质量，因为需要使用预分频器。由于PLL是模拟组件，在嘈杂和恶劣的环境中工作，导致了较差的内部时钟，减少了时序裕度并缩小了数据眼图。

SiTime MEMS振荡器带来的变革

通过提供更高的初始时钟频率，SiTime的MEMS振荡器显著减轻了PLL的工作负担。较少的倍频意味着更低的时钟抖动。如果需要特定输出频率，SiTime的时钟可以轻松编程为整数分频（例如234.5MHz），使得状态机的PLL只需进行简单的整数倍频操作（在此例中仅为10x），无需预分频器。而在SiTime之前，大多数高频振荡器（如SAW或谐波设备）无法轻易实现任意频率的选择。SiTime振荡器的结果是——更低的抖动内部时钟、改善的时序裕度以及更宽的数据眼图。

对于尖端数字应用而言，这是一个重大突破。一位高端FPGA公司的执行官在我与其交谈后表示：“感谢你，我们提升了时序裕度，并建议客户使用你们的振荡器。”试想一下，这家制造世界上一些最快芯片的公司对SiTime的时钟赞不绝口。这不仅体现了SiTime技术的卓越性，也为未来高速数字系统的开发提供了强有力的支持。

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