SiT92114 评估板 (EVB) 硬件用户手册

1、 简介 

SiT92114 评估板设计用于评估高性能 LVCMOS 超低抖动缓冲器 SiT92114。

图 1. SiT92114 EVK 电路板

2 、特性

1)      高性能 1:4

2)      LVCMOS 时钟缓冲器

3)      引脚间偏移极低： <50 ps

4)      非常低的附加抖动： <50 ps

5)      电源电压：1.8 V 至 3.3 V

6)      3.3 V 容差输入时钟

7)      FMAX = 200 MHz

8)      50 Ω 通道集成串行终端

3 、功能说明

SiT92114 是一款 4 输出 LVCMOS 时钟扇出缓冲器，具有低附加抖动，工作频率高达 200MHz。输出缓冲器可通过 1G 引脚启用/禁用。该器件采用 8 引脚 DFN (COL) 封装。

图 2. 功能概览

3.1. VDD 电源 

SiT92114 采用 3.3 V/2.5 V/1.8 V VDD 电源供电。输出电平 LVCMOS (VOH) 参考其各自的 VDD 电源。

3.2. 输出使能

将 1G 拉至低电平，可强制输出在输入信号的下一个下降沿后进入低电平状态。只要 1G 为低电平，输出就保持低电平状态。1G 信号与所选输入时钟内部同步。这样就可以在输入时钟下降沿以无闪烁的方式禁用输出时钟。

表 1. 1G 功能

4 、电源连接 

SiT92114 缓冲器采用单 VDD 供电。VDD 电源可以是 3.3 V ±5%、2.5 V ±5%、1.8 V ±10%。VDD 电源的设置如表 2 所示。

表 2. SiT92114 EVB 的电源连接

将 USB 电缆从 P /laptop SB 端口连接到 EV 的 SB 插座。 连接 USB 后，可以看到 ED 的 D2 发光。SiT92114 将使用板载 DO 在 VDD = 3.3 V 下启动。如表 3 所示，可通过跳线设置将 DO 编程为不同的电压电平。

表 3. 设置 VDD 电源电压

注释：

1)        跳线 J2 的连接请参阅示意图 1。

2)        VDD 输出设置为 . 在 EV 的默认配置中，使用 DO 将 VDD 输出设置为 .

5 、在 EVK 中设置输出使能

控制输出使能的跳线设置如表 4 所示。

表 4. 控制时钟选择和输出使能的跳线设置

注意：J5 应保持默认状态：引脚与引脚之间，以便为板载 DO 供电。

6 、输入时钟配置

输入时钟为 SE 直流电，可通过 50 欧姆接地端接。因此，如原理图 7 所示，EVK 配置为 SE 输入时钟。

图 3. 输入时钟配置

7 、为直流耦合输入 LVCMOS 时钟配置 EVK

7.1. 使用 LVCMOS 驱动器驱动时钟输入（直流耦合）

单端时钟应直流耦合到 CLKIN。如图 4 所示。

图 4. 直流耦合单端 CMOS 输入时钟

8 、PCB 原理图 

8.1. 原理图1

图 5. 示意图 1 - DUT 连接

8.2. 原理图 2

图 6. 示意图 2 - USB 连接

8.3. 原理图 3

图 7. 原理图 3 - VDD 电源