SiT92113 超低抖动缓冲器评估套件用户指南

1、 简介 

SiT92113 评估板设计用于评估 SiT92113，5 输出低抖动时钟扇出缓冲器，旨在用于低抖动、高频率时钟/数据分配和电平转换。

图 1. SiT92113 EVB 板

2 、特性

1)        加性抖动性能为 50 fs RMS。

2)        时钟输出之间的典型输出偏移为 30 ps。

3)        电平转换核心电源电压为 3.3 V/2.5 V/1.8 V，LVCMOS 输出驱动器的输出电源电压为 3.3 V/2.5 V/1.8 V/1.5 V。

4)        设备输入包括 1 个差分输入和晶体输入。

5)        输入由 SIT92113 的输入选择引脚编程选择。SiT92113 中的输入时钟接收器可接受 LVPECL、LVDS、LVCMOS、SSTL、HCSL 和 XTAL 波形。

6)        支持 8 MHz 至 50 MHz 的晶体频率。

7)        在晶体旁路模式下，晶体输入的过驱动频率可达 250 MHz。

3 、功能说明

       SiT92113 是一款 5 输出单端时钟扇出缓冲器，具有低附加抖动，工作频率高达 250MHz。它具有一个 2:1 输入多路复用器，带一个可选晶体振荡器输入和五个 LVCMOS 输出。输入选择和输出缓冲模式通过引脚绑扎控制。该器件采用 24 引脚 QFN 封装。

图 2. 功能图

3.1. VDD 和 VDDO 电源

SiT92113 具有独立的 3.3/2.5/1.8 V 内核 (VDD) 和 3.3/2.5/1.8/1.5 V 输出电源 (VDDO)。输出电源工作电压为 2.5/1.8/1.5 V，因此功耗更低，输出电平与 2.5/1.8/1.5 V 接收器兼容。输出电平 LVCMOS (VOH) 参考其各自的 VDDO 电源。

3.2. 时钟输入

输入时钟可从时钟输入或 OSCIN 中选择。时钟输入选择由 SEL 输入控制，如表 1 所示。

表 1. 输入时钟选择

3.3. 时钟状态（输入状态与输出状态） 

表 2. 输入与输出阶段

3.4. 输出启用

将 OE 拉至低电平，可在输入信号的下一个下降沿后强制输出进入高阻抗状态。只要 OE 为低电平，输出就保持高阻抗状态。OE 信号与所选输入时钟内部同步。这样就能在输入时钟下降沿以无间隙的方式禁用输出时钟。

表 3. OE 功能

4 、电源连接

SiT92113 缓冲器有两个电源 VDD 和 VDDO。VDDO 电源是输出 LVCMOS 驱动器的专用电源。VDDO 电源可以是 3.3 V+/-5%、2.5 V+/-5%、1.8 V+/-10%、1.5 V+/-10%。VDD 电源专用于输入时钟接收器、时钟分配单元和 SIT92113 内部的 XO。该电源独立于 VDDO。VDD 电源可在 3.3 V+/-5%、2.5 V+/-5% 和 1.8 V +/- 5% 之间变化。

VDD 和 VDDO 电源可按表 4 设置。

表 4  SiT92113 EVB 的电源连接

将 USB 电缆从个人电脑/笔记本电脑的 USB 端口连接到 EVB 的 USB 接口。连接 USB 后，用户可以看到 LED D4 和 D5 发光。SiT92113 将使用板载 LDO 在 VDD=VDDO = 3.3 V 时启动。如表 5 所示，可使用跳线设置将 LDO 编程为不同的电压电平。

表 5. 设置 VDD 电源电压

注释：

1)        1. 请参见图 11。跳线 J2 的连接示意图 1 VDD（输入侧电源）。

2)        2. 在 EVB 的默认配置中，使用 U1 LDO 将 VDD 输出设置为 3.3 V。

表 6. 设置 VDDO 电压

注释

1)        1. 请参见图 12。示意图 2 VDDO（输出端电源）跳线 J14 连接。

2)        2. 在 EVB 的默认配置中，VDDO 输出通过 U4 LDO 设置为 3.3V。

3)        3. 3. 选择 LDO 反馈电阻以支持 3.3、2.5 和 1.8V VDDO 工作。

表 7. 设置 VDD_AUX 电压

注释：

1)        1. 请参见图 13。跳线 J56 连接的示意图表 3 辅助电源。

2)        2. VDD_AUX 是电平转换器输出的电源，用于自动控制输入时钟选择和输出使能。

3)        3. 保持 VDD = VDD_AUX 4.

4)        4. 在 EVB 的默认配置中，使用 U8 LDO 将 VDD_AUX 设置为 3.3V。

5 、在 EVB 中设置输入时钟选择和输出使能

表 8 列出了控制输入时钟选择和输出使能的跳线设置。

表 8. 控制时钟选择和输出使能的跳线设置

注释：

1)      输入时钟选择编程如下。输入时钟选择编程：1'b0 - clock0，1'b1 - XO

2)      请参阅图 16。跳线 J68、J67 连接的示意图表 6 FTDI 至 DUT 映射。

3)      OE 编程如下。OE 编程：1'b0 - 输出禁用，1'b1 - 输出启用 4.

4)      请参见图 16。跳线 J70 连接的示意图 6 FTDI 至 DUT 映射。

5)      J69 应始终保持默认状态：位于引脚 2 和引脚 3 之间。

6)      标有 JVDD1、JVDD2、JVDD3、Diag 的跳线应保持默认状态：浮动。

7)      J8 应保持默认状态：位于引脚 1 和引脚 2 之间，以便为板载 LDO 供电。

6、输入时钟配置

输入时钟采用交流耦合，并以差分 100 Ω 端接。因此，如图 17 所示，EVB 配置为差分输入时钟。

图 3. 输入时钟配置

7 、配置单端交流耦合输入时钟

许多应用要求缓冲器接收单端输入时钟。因此，需要对 EVB 做一些最小的改动，以实现单端操作。

7.1. 使用 LVCMOS 驱动器驱动时钟输入（交流耦合） 

对于较大的单端输入信号，如 3.3 V 或 2.5 V LVCMOS，应在输入端附近放置一个 50 Ω 负载电阻，用于信号衰减以防止输入过载，并用于线路终端以尽量减少反射。单端输入压摆率应尽可能高，以减少性能下降。时钟输入的内部偏置电压约为 (VDD-0.3)/2 V，因此输入可采用交流耦合，如图 4 所示。LVCMOS 驱动器加上 Rs 的输出阻抗应接近 50 Ω，以匹配传输线和负载终端的特性阻抗。

图 4. 单端 LVCMOS 输入，交流耦合

使用 LVCMOS 驱动器驱动时钟输入时的 EVB 变化（交流耦合，单端）

表 9 列出了电路板的更改： 

表 9. 支持单端交流耦合 LVCMOS 所需的电路板组件变更

8 、为直流耦合输入 LVCMOS 时钟配置 EVB

8.1. 使用 LVCMOS 驱动器驱动时钟输入（直流耦合）

单端时钟可以直流耦合到 SiT92113 缓冲器。如果要驱动 CLK0，则必须使用电阻分压器设置 nCLK0 电压，以匹配直流耦合单端时钟的共模。如图 5 所示。

图 5. 直流耦合单端 CMOS 输入时钟

8.2. 使用 LVCMOS 驱动器驱动时钟输入的 EVB 变化（直流耦合、单端）

案例 1： 让我们来看看一个 LV O 驱动器（阻抗为 5 Ω）驱动位于 SIT92113 输入端的 5 Ω 负载的情况。假设 LVCMOS 驱动器的电源电压为 1.8 V，则芯片输入端的时钟摆幅为 0.9 Vpp。我们要将基准节点的基准电压设置为 0.45 V。选择 VCC = 1.8 V，Rs2 = 3Rs1，Rs1 和 Rs2 应在千欧范围内。因此，如果我们设置 Rs1 = 3K，Rs2 = 1K。

表 10. 支持单端直流耦合 LVCMOS 所需的 EVB 板更改

案例 2：如果负载是纯电容性的，那么我们只需在参考节点上安装 0.1 uF 电容器，使其浮动。参考节点内部偏置为 VCC/2。

图 6. 单端 LVCMOS 输入，直流耦合 电容性负载

表 11. 驱动纯电容性负载的单端直流耦合

9 、驱动差分 LVDS 或 LVDS 升压（交流耦合）

输入端有一个 100 Ω 的差分电阻，为 LVD 或 LVD 升压提供电流通路。1 信号之后是 0.1 uF 的交流耦合电容。因此，无需改变电路板配置。

图 7. LVDS 或 LVDS 升压交流耦合

10 、驱动直流耦合 LVDS 的电路板配置

10.1. LVDS （直流耦合）

 用一个尽可能靠近接收器的差分 100 Ω 端接。如图 8 所示。

图 8. 直流耦合 LVDS 的终端方案 

10.2. 直流耦合 LVDS 所需的电路板改动

表 12. 直流耦合 LVDS 或 LVDS 升压所需的电路板改动

11 、驱动 DC/AC 耦合 LVPECL 所需的电路板配置 

11.1. 直流/交流耦合 LVPECL

LVPECL 标准要求输入时钟驱动器采用直流通路。接收器上的 50 Ω 端接采用 V O2 V 偏压。VCM（VCC-2 V）需要能够承受或提供电流。可通过跳线 J90、J91 在输入时钟电路中提供 VCM。

因此，无需更改电路板，只需通过跳线 J90、J91 提供 VCM

图 9. 直流耦合 LVPECL 的终端方案

12 、EVB 快照

图 10. EVB 快照

区块 1 的跳线设置用于配置芯片 VDD，如表 5 所示，

区块 2 的跳线设置用于配置芯片 VDDO，如表 6 所示。

区块 3 的跳线设置用于配置芯片 VDD_AUX，如表 7 所示。

区块4 有跳线，用于选择时钟输入（SEL）和设置 OE（如表 8 所示）。

区块5 有 USB 端口，用于为电路板供电或选择跳线，以便使用表 4 所述的外部电源为电路板供电。

13 、电路板原理图 

13.1. 原理图 1

图 11. 示意图 1 VDD（输入端电源）

13.2. 示意图 2

图 12. 原理图 2 VDDO（输出端电源）

13.3. 示意图 3

图 13. 示意图 3 辅助电源

13.4. 示意图 4

图 14. 原理图 4 USB 连接

13.5. 示意图 5

图 15. 原理图 5 FTDI 连接

13.6. 示意图 6

图 16. 原理图 6 FTDI 到 DUT 映射

13.7. 示意图 7

图 17. 原理图 7 输入 Clk0

13.8. 示意图 8

图 18. 原理图 8 DUT 连接