LVPECL到CML的转换

如图1所示，在LVPECL驱动器输出端向GND处放置一个150Ω的电阻对于开路发射极提供直流偏置以及到GND的直流电流路径至关重要。为了将800mV LVPECL摆幅衰减到400mV的CML摆幅，需在150Ω电阻之后放置一个50Ω的衰减电阻（RA），以衰减LVPECL摆幅电平的一半。另外，必须确认CML接收器输入内部的自偏置。如果CML输入端的自偏置不存在，则必须在PCB上放置50Ω的端接电阻到VCC，用于CML偏置和传输线端接。

SiTime的超低抖动晶体振荡器和时钟发生器可提供<0.3psRMS相位抖动和任何类型的输出逻辑，CML逻辑除外。使用以下转换电路，很容易实现从LVPECL逻辑到CML逻辑输出。

图1.LVPECL到CML的转换

LVPECL到LVDS的转换

在LVPECL驱动器输出端向GND放置一个150Ω电阻，对于开路发射极提供直流偏置以及到GND的直流电流路径至关重要（图2）。为了将800mV LVPECL摆幅衰减到325 mV LVDS摆幅，必须在150Ω电阻器之后放置一个70Ω的衰减电阻。应在LVDS接收器前面放置一个10nF交流耦合电容，以阻止来自LVPECL驱动器的直流电平。LVDS输入需要重新偏置，可以通过向GND放置8.7KΩ电阻连接到3.3V和5KΩ电阻到GND来实现LVDS接收器输入共模的1.2V直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻，则不需要外部100Ω电阻。

当SiTime的LVPECL扇出缓冲器获得用户的认可和采用时，有些输出需要LVDS逻辑作为后续接收器，这种LVPECL到LVDS转换电路对实现目标非常有帮助。

图2.LVPECL到LVDS的转换

LVPECL到HCSL的转换

如图3所示，在LVPECL驱动器输出端向GND放置一个150Ω电阻对于开路发射极提供直流偏置以及到GND的直流电流路径至关重要。为了将800mV的LVPECL摆幅衰减到700mV的HCSL摆幅时，必须在150Ω电阻之后放置一个衰减电阻（RA =8Ω）。应在HCSL接收器前面放置一个10nF交流耦合电容，以阻止来自LVPECL驱动器的直流电平。放置交流耦合电容后，HCSL输入需要重新偏置，可以通过将470Ω电阻连接3.3V和56Ω电阻到GND上来实现HCSL接收机输入共模的350 mV直流电平。

当SiTime的LVPECL扇出缓冲器获得用户的认可和采用时，有些输出需要HCSL逻辑作为后续接收器，这种LVPECL到HCSL转换电路对实现目标非常有帮助。

图3.LVPECL到HCSL的转换

HCSL到LVDS的转换

在图4中，每个HCSL输出引脚在0和14mA之间切换。当一个输出引脚为低电平（0）时，另一个为高电平（驱动14mA）。HCSL驱动器的等效负载电阻为48Ω，与50Ω并联，相当于23.11Ω。LVDS输入的摆幅为14mAx23.11Ω= 323mV。应在LVDS接收器前放置一个10nF交流耦合电容，以阻止来自HCSL驱动器的直流电平。放置交流耦合电容后，LVDS输入需要重新偏置，可以通过将一个8.7KΩ电阻连接到3.3V和5KΩ电阻连接到GND来实现LVDS接收器输入共模的1.2V 直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻，则不需要外部100Ω电阻。

当SiTime的HCSL扇出缓冲器获得用户的认可和采用时，但其中一些输出需要用于以下接收器的LVDS逻辑，该HCSL-LVDS转换电路对实现该目标非常有帮助。

图4.HCSL到LVDS的转换

HCSL到CML的转换

在图5中，每个HCSL输出引脚在0和14mA之间切换， 当一个输出引脚为低电平（0）时，另一个为高电平（驱动14mA）。HCSL驱动器的等效负载电阻为68Ω，与50Ω电阻并联，相当于28.81Ω。CML输入的摆幅为14mAx28.81Ω= 403mV。 应在CML接收器前面放置一个10nF交流耦合电容，以阻止来自HCSL驱动器的直流电平。另外，必须确认CML接收器输入内部的自偏置。如果没有CML输入端的自偏置，则必须在CML偏置和传输线端接的PCB上放置一个50Ω的端接电阻到VCC。

SiTime的超低抖动晶体振荡器和时钟发生器可以提供<0.3ps RMS相位抖动和任何类型的输出逻辑，CML逻辑除外。具有以下转换电路， 很容易从HCSL逻辑实现CML输出。

图5HCSL到CML的转换

LVDS到CML的转换

LVDS输出通过100Ω电阻终端驱动±3.5mA电流，在CML接收器前面产生350mV摆幅电平（图6）。因为CML的标准摆幅是400mV，所以CML接收器能够接收350mV摆幅电平。此外，还必须确认CML接收器输入内部的自偏置。如果CML输入端的自偏置不存在，则必须在PCB上放置一个50Ω的电阻到VCC，用于CML偏置和传输线端接。

SiTime的超低抖动晶体振荡器和时钟发生器可提供<0.3ps RMS相位抖动以及任何类型的输出逻辑，CML逻辑除外。具有以下转换电路， 很容易从LVDS逻辑实现CML输出。

图6.LVDS到CML的转换

相关链接：SiTime差分振荡器