摘要

基于12KHz至200MHz砖墙滤波器的传统方法曾长期用于分析SerDes参考时钟(refclk)抖动，但随着现代高速设计的多种误差源导致链路性能不佳，这种方法已不再适用。相反，我们推荐一种简单、实用且准确的方法来评估和指定refclk抖动，以最小化总系统误码率。行业采用这种方法将确保SerDes供应商及其客户优化链路性能，同时简化refclk选择。  

动机

适当评估参考时钟（refclk）抖动对于优化高速串行链路系统性能至关重要。1992年建立的传统的12 kHz至20 MHz refclk抖动分析方法学（如图1所示）可能会误导今天的设计者选择会降低而不是提高链路性能的组件。采用更准确的“4-16A”相位抖动滤波方法学（下文将详细讨论）可以预测至少50%的系统抖动改善（45 vs 94 fs RMS）。本文揭示了传统12 kHz至20 MHz方法学的局限性，并建议业界采用更实用的方法学，以便轻松评估并选择能够优化高速串行链路系统性能的refclk源。

图1. 采用两种不同的方法学对两种产品进行分析，得出了相反的结论。对于高速串行链路，“4-16A”相位抖动方法学比传统方法学更准确地预测系统性能。

传统的Refclk抖动分析

公众对数据的无休止需求要求高带宽链路能够快速高效地传输数据。为了满足这一需求，硅串行化解串行化（SerDes）供应商必须与不断提高的线速保持同步。设计更快速的SerDes芯片的一个障碍是，随着每代硅器件的推出，必须遵守不断缩小的抖动预算。一般来说，随着数据速率加倍，抖动必须减半以保持相同的定时裕量。高速标准中规定的SerDes发射器抖动预算的一部分被外部Refclk驱动器消耗。在大多数情况下，为了增加灵活性，分配给该Refclk的精确抖动预算留给实现者自行决定，而不是由标准明确定义。

然而，在缺乏标准的情况下，一种“事实上”的Refclk抖动方法论已经存在了三十多年，并在此期间得到了应用。在对抖动敏感的应用中，时钟和振荡器数据表中用于标识关键规格的旗帜性说明通常被称为“相位抖动”。图2展示了在串行链路中对Refclk相位抖动进行系统分析的示例。虽然该图是针对流行的嵌入式时钟架构绘制的，但该方法同样适用于其他时钟架构，只需正确选择发送器（TX）和接收器（RX）的抖动传输函数即可。

如图2所示，一部分refclk相位噪声（或抖动）通过低通TX的锁相环（PLL）抖动传输函数出现在SerDes的串行数据输出端。随后，该抖动被RX的观察到的抖动传输函数进行高通滤波。因此，整个系统带通滤波refclk相位噪声。由于refclk引起的系统相位抖动，通过对滤波refclk相位噪声进行积分来计算。

图2。通用串行链路(上)使用发送锁相环和接收CDR分别到低通和高通滤波器，反射相位噪声。这建立了一个带通系统滤波器(底部)，用于派生反射相位抖动。

图3。1992年，时钟和振荡器数据表首次使用12 kHz至20 MHz砖墙滤波器指定相位抖动，以支持SONET OC-48 (2.488 Gbps)电信市场的销售。

几十年来，定时供应商一直通过测量并整合refclk的12kHz至200MHz范围内的相位噪声来量化相位抖动。这是为什么呢？如图3所示，在12kHz至200MHz之间的砖墙带通滤波器最初是在时钟和振荡器数据表中指定的，以支持refclk向当时（1992年）领先的Telcordia数据速率（2.488 Gbps）销售，该速率用于SONET OC-48。具体来说，Telcordia GR-图4展示了互联速度和标准碎片化的演变过程，在此过程中，时钟和振荡器数据表一直沿用至今的废弃OC-48滤波器规格。

图4. 尽管标准在20世纪90年代末已不再使用这种滤波器，但时钟和定时数据表仍在使用12kHz至200MHz的砖墙滤波器来指定OC-48的相位抖动。

传统Refclk抖动分析的问题

如今，行业已远远超越OC-48的2.488 Gbps数据速率。人们对如何测量和指定相位抖动以模拟实际系统所观察到的情况也了解得更多。是时候更新传统的Refclk抖动方法论了，自1992年以来，这种方法论在无意中成为所有销售给对抖动敏感应用的时钟和振荡器的默认规范。基于传统12kHz至200MHz滤波器来评估Refclk抖动存在以下问题：

1. 滤波器角频率不正确，这与应用相关，可显著改变计算出的相位抖动。

2. 实际系统不会使用“砖墙”滤波器，而是包含尾部区域，衰减速度较慢，对总抖动贡献较大。

3. 该方法忽略了实际系统中观察到的相位噪声混叠现象，而相位噪声混叠通常是参考时钟相位抖动的主要来源。

4. 即使误差只有数十飞秒的均方根值（rms），在当前更高的数据传输速率和更严格的抖动容限下，也不能被忽视。

图5展示了标准如何从图中第一行所示的12 kHz至20 MHz的滤波频率演变。具体来说，SONET的高通滤波器带宽从OC-48的4 MHz增加到OC-192的16 MHz，再增加到OC-768[1]。低通滤波器带宽也随之增加，使得系统能够观测到光谱的完全不同的部分。此外，随着串行标准在不同市场中分化，这一趋势也重复出现。例如，以20 kHz的高通滤波器带宽开始的以太网，随着数据速率的提高，其高通滤波器带宽也演变为10 MHz。

图5中的箭头表示多年来不同标准的演变。请注意，高通滤波器(HPF)的带宽随着时间的推移而增加，而低通滤波器(LPF)的带宽通常由SerDes供应商定义，而不是标准。因此，应用传统12千赫至200兆赫方法学引入的误差只会随着时间的推移而增加。

标准通过增加接收机CDR带宽（RX CDR）来减小数据速率增加时产生的符号间干扰（ISI）的影响。换句话说，随着数据通过带宽受限的通道传输，增加接收机CDR带宽会减少由ISI引起的数据依赖性抖动的成分。低通滤波器带宽（TX PLL）也会随着时间的推移而增加。这样做是为了最小化TX PLL固有抖动的贡献。该带宽也倾向于随着时间的推移而增加，以便使TX PLL能够接受更高频率的参考时钟。

较高的TX PLL带宽使环路更加稳定（确保足够的相位裕量），适用于更高的参考时钟频率。由于上述原因，采用传统的12 kHz至20 MHz方法选择参考时钟，随着时间的推移，越来越有可能导致系统比特误码率性能恶化，并且通常以更高的组件成本和系统复杂性为代价。 

因此，我们建议在此处为高速SerDes应用提供一种更有意义的方法来评估和指定参考时钟抖动。 该方法基于使用与应用相关的抖动滤波器并考虑相位噪声混叠。 该方法最初由PCI-SIG电气工作组为PCI Express 5.0版本开发，本节将其扩展用于其他高速接口。

推荐的参考时钟抖动方法论 

背景和总体描述

PCI Express (PCIe)是为数不多的明确规定参考时钟抖动的标准之一。 2017年发布的PCI Express Base Revision 4.0规范[2]继承了早期版本的实时示波器基于参考时钟抖动的方法论，但将16 GT/s的参考时钟抖动限制减半至500 fs rms。通过这种方式，示波器本身的噪声在许多情况下与或高于被测试的PCIe refclk时钟抖动的噪声。这促使IDT、SiLabs和JitterLabs各自开发了不同的方法来解决示波器本身的噪声对refclk时钟抖动测量的影响。最终，PCI-SIG采纳了JitterLabs的一种方法（如下所述），并将其纳入PCI Express基础版本5.0和6.0中[7, 8]。2019年，该方法的概述作为参考文献发表[9]。 

示波器噪声的主要来源通常是ADC量化噪声（即垂直噪声），当信号被采样时，该噪声耦合到测量中。为了解决这个问题，一些实时示波器模型目前采用10或12位ADC，与8位ADC模型相比，可大大降低该噪声。尽管如此，相位噪声分析仪仍然是时钟和振荡器供应商的首选工具，因为它们具有任何仪器中最低的固有噪声底限，数据采集快速简便，后处理简单。此外，相位噪声数据通常可以从时钟和振荡器供应商处获得。因此，供应商提供的PCIe refclk抖动符合性数据通常是从相位噪声而不是示波器数据中得出的。然而，在必须对信号进行探查的应用中，示波器方法仍然被使用，因为目前还没有可以直接测量相位噪声的仪器。

示波器和相位噪声测量之间的一个关键区别在于，在测量过程中如何捕获混叠的相位噪声。实时示波器观察混叠相位噪声的方式与实际应用相同（假设信号的带宽限制也相同）。然而，相位噪声分析仪包括一个抗混叠滤波器，可以防止混叠噪声被测量。实际上，相位噪声分析仪只能观察到大约30%到40%的非基频信号（例如，相对于100 MHz时钟信号，30 MHz到40 MHz的偏移）。虽然频谱分析仪可以观察到更宽的频谱范围，但它们无法区分幅度噪声和相位噪声，因此不符合PCI-SIG测量PCIe refclk抖动符合性的要求。

图6展示了实际应用中的相位噪声混叠现象，图中将波形简化为正弦波。refclk驱动SerDes TX PLL，使refclk频率倍增。TX PLL中的第一个refclk信号进入点是相位检测器。由于相位检测器是一个数字模块，它对refclk和反馈信号的中点进行采样。它们的相位差形成一个误差信号，在操作期间，环路会尽量减小该误差。为了避免占空比失真抖动，相位检测器通常仅对上升或下降沿（即单个时钟边缘极性）进行采样，而不是对所有时钟边缘进行采样。

图6。TX锁相环鉴相器对反射信号进行采样，使噪声在奈奎斯特频率(Fs/2)以下混叠，其中Fs为鉴相器的采样率。混叠相位噪声然后由锁相环抖动传递函数滤波，然后由接收器观察到的抖动传递函数滤波。

例如，100 MHz的refclk具有100 MHz的相位检测器采样率，其Nyquist频率为50 MHz。在这种情况下，高于50 MHz的相位噪声会混叠到低于50 MHz的频率中。具体来说，从50 MHz到100 MHz偏移频率的噪声谱在50 MHz偏移频率的谱边界以下“折叠”(或反射)。在由50 MHz整数倍偏移频率分离的更高奈奎斯特区域(例如100、150、200等偏移频率)也会发生同样的情况。也就是说，每个50 MHz的谱段在奈奎斯特区域边界处反射，最终出现在第一个奈奎斯特区域(即低于50 MHz)。 与相位检测器一样，实时示波器也通过在参考时钟波形的中间采样来测量抖动。因此，示波器像实际应用一样将相位噪声混叠。但是，与示波器不同的是，相位噪声分析仪无法测量混叠的噪声。因此，我们必须手动将混叠的噪声添加到相位噪声谱中，以更准确地模拟实际系统观察到的噪声。这可以通过将最后一条相位噪声测量数据点平滑地扩展到第三谐波来实现，如图7中所示的平滑红色曲线所示。

图7. 通过将最后一条相位噪声测量数据点平滑地扩展到第三谐波，将混叠的相位噪声添加到原始测量的100 MHz相位噪声数据(黑色曲线)中(红色曲线)。系统滤波器（绿色曲线）在50、100和150 MHz偏移频率处镜像到Nyquist区域边界，然后再应用于测量数据和扩展的相位噪声数据，从而生成滤波后的相位噪声数据（蓝色曲线）。然后将滤波后的曲线进行积分，以计算系统观察到的总相位抖动中refclk的贡献。

系统滤波器（绿色曲线）在vNyquist区域（绿色曲线）内镜像，并应用于测量数据和扩展的数据，以生成滤波后的相位噪声数据（蓝色曲线）。然后将滤波后的相位噪声在偏移频率上进行积分，直至第三谐波，以得出相位抖动的度量值。

讨论 

为什么相位噪声在第三谐波处被扩展为平坦的？PCI-SIG电气工作组的研究[10]表明，将测量到的相位噪声数据在第三谐波处（或在偏移频率轴上为基频的两倍）处平滑扩展可以准确估计不同时序供应商的最差相位抖动。在此之外，相位噪声通常会迅速衰减，可以忽略不计。图8展示了一个示例，其中在高偏移频率下（因此光谱分析仪数据可以被解释为主要由相位噪声决定）的时序设备具有可以忽略不计的幅度噪声。在这里，200 MHz偏移处的第三谐波表现为一个隆起。显示了一条-10 dB/decade的参考线，它具有独特的属性[11, 12]，即将其降低到相位噪声曲线的交点可以标识出主导相位抖动值的偏移区域。在第三谐波之后，相位噪声会衰减，不会对相位抖动产生显著影响。

图8. 相位噪声在第三谐波以上衰减的示例。这是对已知具有可以忽略不计的幅度噪声的100 MHz参考时钟设备。

除了上述实证分析外，数据转换器行业至少从2008年开始就一直在使用第3次谐波相位噪声整合极限。理论上，模拟-数字转换器的上整合极限由编码带宽设定[13]，可以远远超出第3次谐波。实际上[14, 15]，由于第3次谐波之后的相位噪声频谱能量密度非常小，因此该极限远低于编码带宽。通过以下方程从独立的信噪比（SNR）测量中计算相位抖动（tjitter），验证了这一点。

将相位噪声数据平滑至第3次谐波并对其进行整合可得到与从这些独立SNR测量中得出的“黄金”相位抖动高度相关的相位抖动值。

有人可能会问，为什么图8中的平滑扩展（绿色曲线）恰好在第3次谐波处结束，而不包括整个谐波（即第3次谐波凸起的右侧部分）的能量？这只是因为平滑扩展仅能延伸到足以准确估计真实相位抖动值的程度（如上所述，通过SNR测量获得，或者在PCI-SIG工作的情况下，通过实时示波器测量获得的相位抖动值，减去示波器引入的固有相位抖动[5]）。 在第3次谐波之前或之后的某个偏移频率处结束相位噪声扩展，只会导致与独立测量的真正相位抖动的相关性更不精确。 

请注意，这种方法并非完美无缺。 通常情况下，它可以为市场上大多数时钟和振荡器设备提供相位抖动的准确估计。 在实践中，某些设备的相位噪声可能在第3次谐波之前就已下降，从而导致相位抖动被高估。 然而，这种方法可用于设计稳健的系统。 

这种方法的另一个有趣的方面是，可以使用两种方法过滤混叠相位噪声。 一种方法如图7和图8所示，是在多个Nyquist区域边界处将系统滤波器向上映射，直到到达第3次谐波。另一种方法是将扩展的相位噪声在相同的奈奎斯特频带边界上镜像到较低的频率，直到落入第一个奈奎斯特频带内。请参阅参考文献[9]中的图2以获取更多详细信息。图9展示了这两种方法。尽管两种方法在数学上等价，但图9的左图可能更能提供洞察力，因为整个频谱都显示了出来。在右图中可以看到混叠现象，其中经过滤的轨迹（绿色曲线）在10 MHz偏移处的相位噪声高于未过滤的轨迹（橙色曲线）。

图9. 用于滤除156.25 MHz参考时钟混叠相位噪声的两种等效过程示例。左图（黑色）将测量的相位噪声（橙色）扩展到三次谐波（312.5 MHz），在更高的奈奎斯特频带（78.125、156.25和234.375 MHz）中镜像滤波器（蓝色）后再计算出滤波后的相位噪声（绿色）。或者，右图将扩展的相位噪声（未显示）在低于奈奎斯特频率（78.125 MHz）处混叠后再进行滤波（绿色）。两种滤波后的曲线将产生相同的相位抖动值。

速记符号

图10展示了一种灵活的简写符号，用于描述这种滤波方法。该符号使用“#-#A”表示。其中，第一个数字“#”代表接收CDR带宽，第二个数字“#”代表发射PLL带宽，并假设带宽为20 dB/decade的一阶滚降。字母“A”明确表示包括了混叠计算出的相位抖动值。例如，“4-16A”相位抖动表示4 MHz的接收和16 MHz的发射带宽，其中包含混叠。这里的4 MHz代表最常见的串行标准IEEE 802.3以太网，通常为10 Gbps及以上链路速率指定4 MHz的CDR带宽。16 MHz代表最坏情况下的发射PLL带宽估计（当驱动频率为156.25 MHz时，PLL在更高带宽下会不稳定）。这种简写符号使得轻松交流带宽变化变得容易。例如，“2-10A”相位抖动描述了相同的方法，但使用了2 MHz的接收CDR带宽和10 MHz的发射PLL带宽。实际上，确切的带宽取决于应用。总体而言，“4-16A”的标识是最常用的，可以用来替换新时钟和振荡器数据表中事实上的“12 kHz至20 MHz”砖墙滤波器。

图10。推荐的refclk抖动方法学的简便记法示例。这种记法提供了一个灵活的框架，可以轻松地传达滤波器特性，图中示例了三种情况。

适用范围

推荐的refclk抖动方法适用于任何高速串行链路。同时，该方法可通过应用适当的系统传输函数，模拟整个系统对refclk相位噪声的滤波效果，从而支持任何时钟架构（嵌入式时钟、公共时钟、独立时钟等）。尽管目前仅在少数标准（即指定refclk抖动的标准：PCIe、CXL、CK4。

摘要及示例应用

以下是采用推荐方法对refclk相位抖动进行评估的步骤：

 1. 使用直接相位噪声分析仪（而非光谱分析仪或示波器）对设备进行测量。例如，使用Keysight E5052B或Rhode & Schwarz FSWP（丢弃由FSWP采集的光谱分析仪数据，该数据在频率偏移超过30%的时钟频率时采集）。

2. 将测量的相位噪声数据沿水平方向扩展到三次谐波。a. 请注意，信号频谱中的三次谐波等于偏移频率谱中的两倍时钟频率。

3. 通过将相位噪声数据折叠到第一个奈奎斯特区域来解释混叠现象。或者，如图6和图8所示，将系统滤波器在奈奎斯特区域边界处进行镜像，直至第三谐波。请注意，此过程由JitterLabs LLC拥有专利权 [16]。然而，包含此知识产权的免费公共软件可用于广泛采用 - 例如，参考文献[17]。

4. 将系统抖动传输函数应用于测量加扩展的相位噪声数据。a. 尽可能准确地建模系统传输函数（例如，包括滤波器滚降）以提取系统观测到的相关相位噪声。b. 通常，行业标准定义接收器CDR滤波器，而SerDes供应商的硅片定义最坏情况下的发送器PLL滤波器。c. 为保守起见，使用在工艺、电压和温度方面预期的最高TX PLL带宽。

5. 将滤波后的相位噪声在偏移频率范围内进行积分，以得出相位抖动值。a. 至少从低于最低滤波截止频率一个数量级的频率开始积分。可以将积分延伸到更低的偏移频率，但由此得出的相位抖动值不太可能发生变化。

6. 为了保持一致性，请按照下一节中的模板报告（或指定）参考时钟相位抖动。 例如，图10比较了两个示例振荡器的传统与推荐的参考时钟相位抖动方法。基于传统0.0 1220B相位抖动方法的上图明显偏好相位噪声图中的中偏移频率区域。基于4-16A相位抖动方法的下图明显偏好一个更高的偏移频率区域。在这个例子中，使用传统方法时，设备A的相位抖动RMS值比设备B低20fs，表现较好；而使用推荐方法时，设备B的相位抖动RMS值比设备A低49fs，表现较好。

值得注意的是，图10中展示的不同的refclk抖动方法论得出了相反的结论。然而，这并不总是如此，因为两个设备的相位噪声曲率以及每种方法论的抖动滤波器共同决定了最终的相位抖动。无论如何，4-16A相位抖动方法论总是更准确地预测系统观察到的refclk抖动，因为：

1. 应用特定的滤波器被应用，包括滚降。

2. 相位噪声混叠也被考虑在内。

图10。传统12 kHz至20 MHz砖墙滤波器分析（上图）与推荐的4-16A相位抖动分析（下图）的比较。有趣的是，两种方法对示例设备得出了相反的结论。鉴于上述原因，4-16A分析更准确地预测了这两个设备的在系统性能。

为什么要避免使用相位噪声掩码？

有时SerDes供应商会指定相位噪声掩码而不是相位抖动值。这种方法看似很有吸引力，因为只需选择一个参考时钟设备，使其相位噪声低于掩码即可。然而，虽然这种方法简化了分析过程，避免了滤波步骤，但它也带来了一些意想不到的后果，可能会导致系统性能不理想。请参见图11，比较了3种不同振荡器的相位噪声与SerDes供应商的符合掩码。您会选择哪个设备？

图11. 将3种定时设备的相位噪声特性与SerDes供应商的相位噪声符合掩码进行比较。您会为设计选择哪个产品？令人意外的是，观察系统时，相位噪声距离掩码最远的设备被认为具有最低抖动。因此，我们建议SerDes数据表在适当过滤后指定相位抖动值，如本文所述。

尽管所有3个设备都符合掩码要求，但哪个在应用中表现最好？大多数人会简单地进行视觉检查，以排除相位噪声距离掩码最远的设备。这样，“点分析”将每个曲线简化为与掩模距离最小的单一点。然而，系统不是观察单一点，而是应用滤波器并对产生的相位噪声进行积分。图12总结了这些结果。

图12显示了3种定时设备的性能与图11所示的相位噪声符合性掩模之间的比较。“热点频率”分析显示，产品C的性能与掩模之间的余量最小。但是，考虑到整个频谱和系统滤波效应，产品C对系统添加的抖动最少。

在这个例子中，产品A具有最低的0.0-12B相位抖动和最高的掩模余量。许多客户会基于这两种原因选择它。然而，产品C具有最低的4-16A相位抖动，这是系统在实践中观察到的。然而，它对掩模的余量也最差。

关键点是，虽然掩模简化了符合性分析，但不能用于为最佳链路性能选择设备。要这样做，必须像系统一样应用适当的滤波器并进行集成以获得相位抖动值。由于该相位抖动值是应用程序所观察到的，因此在SerDes数据表中指定它是最有意义的。

另一个问题是相位噪声掩模通常是在未考虑基于PLL时钟和振荡器设备的典型相位噪声“鼓包”的情况下创建的。这样做会摒弃基于PLL的解决方案，转而采用基于基频或三次谐波晶体的非PLL解决方案。这是意料之外的后果，因为SerDes供应商应该激励尽可能多的refclk供应商（以及制造工艺）来服务他们的客户群体。通过指定相位噪声掩模，他们可能会排除掉一个能够比“符合要求”的设备表现更好的大市场，如图11到图12所示。

结论

该滤波器于1992年为SONET OC-48电信线路速率而建立，其12 kHz至20 MHz砖墙抖动滤波器作为评估refclk抖动的黄金参考标准，已经使用了30多年。如今，该滤波器几乎应用于所有时钟和定时数据表中。其流行度进一步扩展到大多数SerDes数据表中的refclk抖动规格，以简化客户的采用。然而，它提供的结果不再与系统性能相关联，并可能导致次优链路性能。误差来源包括不正确的拐点频率、不切实际的砖墙衰减以及未考虑混叠相位噪声。今天的数十飞秒误差具有重要意义，随着数据速率的增加，这种误差将变得更加显著。因此，我们建议行业采用更准确的refclk抖动方法学。这种方法学由PCI-SIG电气工作组于2018年建立（6-10），并应用于其他高速标准。该方法基于以下几点：

 • 使用相位噪声分析仪来指定测量值 

• 包括混叠相位噪声 

• 指定有意义的（应用特定）抖动滤波器，包括拐角频率和衰减 

图13为供应商在SerDes、时钟和振荡器组件的数据表中指定该方法论的模板。加粗的文本是产品特定的，显示的值仅为示例。

图13. 数据表中推荐的时钟参考抖动方法论框架（无论是SerDes、时钟还是振荡器）。第一行描述了当前常见的传统时钟参考抖动方法。第二行描述了推荐的时钟参考抖动方法。示例中的加粗文本仅供参考，应根据实际产品进行更新。尽管图表中显示了两种方法，但我们建议行业过渡到仅指定推荐方法，以建立新的事实上的标准。SerDes、时钟和振荡器供应商之间的采纳和对齐将确保轻松选择时钟参考和优化链路性能。

根据相关应用要求（RX CDR）和SerDes硅（TX PLL）特性

时钟和振荡器产品通常具有更通用的数据表，可应用于各种SerDes应用。这些组件通常会指定一个单一的数据表相位抖动值，作为所有SerDes应用性能的代理值。在这种情况下，我们建议将传统的0.0-12-20B相位抖动规格替换为4-16A相位抖动规格。这样可以使客户在系统滤波器略有不同的情况下准确估计系统性能。例如，如果实际系统最好用2-14A相位抖动来模拟，4-16A相位抖动值仍然是比传统0.0-12-20B值更好的性能代理值。

可以使用这种方法论的自动化分析工具是免费的公共软件。

通过在数据表中采用推荐的refclk抖动方法论，SerDes和时钟/振荡器供应商将业务重点放在了重要的性能上。 此外，供应商之间的一致性将建立起一个新的、更有意义、事实上的refclk抖动标准，而不是当前的12kHz至200MHz方法论。 总的来说，这将使行业更容易评估和选择最适合应用的refclk，以确保SerDes供应商及其客户实现最佳链路性能。