如今的 FPGA 是包含许多功能块的复杂系统，并且经常使用多个时钟来驱动不同的块。 系统设计人员必须决定如何结合外部振荡器和内部资源以实现最佳时钟树设计。 本文将讨论当今可用于满足时钟速度和抖动要求的选项，重点是SiTime可编程MEMS振荡器作为基于 FPGA 的系统的时序参考。 主题包括高分辨率频率选择带来的灵活性、EMI 降低技术和基于 FPGA 的抖动清除器。

1 简介

复杂的 FPGA 包含大量功能块或单元，它们需要相互通信以执行广泛的复杂操作。 除了基本的逻辑阵列，FPGA 还包括内部存储器 (RAM)、DSP 模块、处理器、锁相环 (PLL) 和延迟锁定环 (DLL)，用于时序生成、标准 I/O、高速数字收发器和并行 接口（PCI、DDR 等）。

许多设计使用多个时钟来驱动不同的模块，每个模块可能需要不同的频率。 这些时钟通常使用外部振荡器和内部 PLL 和 DLL 的组合生成，具体取决于时钟速度和抖动要求。 某些功能的时钟速度由应用决定，而设计人员可以为系统的其他部分选择频率。

2 多个时钟频率

与 I/O 接口相关的时钟需要以行业标准频率运行，以确保不同系统之间的互操作性。 示例包括 PCI Express 的 100 MHz、SATA 的 75 MHz 或 PCI 的 33.333 MHz。

用户通常可以选择驱动处理器或状态机引擎的时钟频率。 这种灵活性允许设计人员选择优化速度、功率或资源使用的频率。

在优化速度时，使用尽可能高的频率来最大化每秒的操作数似乎很简单。 然而，时钟周期抖动必须足够低，以便最小时钟周期大于设计中的关键时序路径。

FPGA 中的内部 PLL 可用于从较低频率的外部参考振荡器合成较高频率的时钟。 如果 PLL 具有高频率分辨率和低抖动，这可能是一种有效的频率选择方法。 当由简单的外部振荡器驱动时，低噪声、小数 N 分频 PLL 可以满足大多数规范。

然而，许多 FPGA 使用带有环形压控振荡器 (VCO) 的整数 PLL，因为它们易于设计且功耗极低。 这种类型的 PLL 的问题是频率分辨率和抖动之间的权衡。

典型的整数 PLL 包括预分频器 (P)、反馈分频器 (M) 和后分频器 (N)，如图 1 所示。 输出频率由公式 1 定义。

图 1. 典型整数 PLL 的框图

虽然输出抖动取决于参考时钟和内部 VCO 的相位噪声，但内部 VCO 的贡献通常占主导地位。 PLL 的带宽越高，VCO 相位噪声越低，整体抖动越低。

最大 PLL 带宽定义为预分频比的函数，如下所示：

等式 3 给出了更保守的带宽值，通常在指定实际 PLL 时使用：

通常需要增加带宽以改善抖动。 一个问题是通常需要较大的 P 值才能实现足够高的频率分辨率，从而限制了最大 PLL 带宽。

3 优化 PLL 设计

一种允许高频分辨率和低抖动的方法是使用可编程振荡器作为外部参考。 这对内部 PLL 提出了较低的要求，同时提供了所需的性能。 可编程外部振荡器可以使用更高的频率参考，这可以降低所需的预分频比，从而实现更高的 PLL 带宽。

例如，考虑一个需要 56 MHz 时钟和 10 ps RMS 抖动的应用。 图 2 显示了两种设计，一种使用标准 25 MHz 参考，另一种使用来自可编程振荡器的非标准 28 MHz 参考。

设计 （a） 需要较大的 P 值，导致带宽为 50 kHz（根据等式 3 计算）和 30 ps 的抖动，这超出了规范。 设计 （b） 利用频率可编程性来选择允许预分频比统一的输入频率，从而产生 1.4 MHz 的 PLL 带宽。 抖动小于 10 ps rms，满足规定的要求。

可编程振荡器可以包括石英或MEMS振荡器，但MEMS硅晶振具有以下优势：易于使用各种行业标准塑料封装和任何所需的输入频率。 它们提供了一种经济高效的解决方案，可以满足严苛的 FPGA 应用的抖动要求。

图 2. 两种 PLL 设计：(a) 标准频率参考时钟和 (b) 灵活频率参考时钟，允许更高的 PLL 带宽和更低的抖动

4  EMI减少

振荡器的一个潜在问题是产生不需要的电磁干扰 (EMI)。 可编程MEMS振荡器可以结合有效降低振荡器发出的 EMI 的功能。 对 FPGA 设备有用的两个选项是边缘速率调整和扩频时钟 (SSC)。

边沿速率调谐，或增加时钟信号的上升和下降时间，可降低特定电路中时钟走线辐射的高阶时钟谐波产生的 EMI。 峰值时钟信号保持恒定，避免使用滤波器降低 EMI 时出现的电压摆幅降低。 图 3 显示了作为上升时间函数的时钟谐波幅度，证明了边沿速率调谐在降低来自高次谐波的 EMI 方面的有效性。 假设下降时间等于上升时间，从而提供对称信号。

图 3. 作为上升/下降时间函数的时钟信号谐波幅度

有两种方法可以增加上升/下降时间。 首先，增加负载电容的缺点是也会增加电流消耗。 可编程MEMS振荡器支持调整输出电流驱动的选项，这是一种不影响电流消耗的方法。 这种方法是优选的。

虽然边沿速率调谐可能有效，但它一次仅适用于一个电路，并且仅适用于从时钟走线辐射的时钟谐波。 此外，对于具有高速时钟的系统，可能无法充分调整上升/下降时间以实现所需的 EMI 降低。

SSC 是一种 EMI 降低技术，它通过将时钟信号的能量分散到更大的频率范围来减少从时钟树和与树同步的数据线发射的峰值电磁辐射。 这降低了给定频率下的峰值功率，并且对主载波频率和高次谐波都有效。 时钟频率越高，EMI 降低幅度越大。 这使得 SSC 非常适合高频应用。

频率扩展选项包括中心扩展、以载波频率为中心或下扩展，其中调制集中在标称频率以下。 图 4 展示了具有 2% 向下扩展的 SSC 调制示例。

SSC 是 FPGA 的一个特别有吸引力的选择，因为它降低了共享同一时钟源的所有功能块的 EMI。 其他降低 EMI 的方法，例如走线滤波和上升/下降时间控制，往往只会降低系统特定部分的 EMI。

图 4. SSC 调制以降低 EMI

5 在系统频率编程

可编程振荡器可以使用数字控制来动态地对系统中的频率进行编程。 此类设备的一项应用是网络、电信、视频/音频和仪器应用中的抖动清除。 这种数字可控振荡器 (DCXO) 通过直接驱动 PLL 反馈分频器或分数 N PLL 调制器的数字输入来实现卓越的频率控制。 [1]

由 FPGA 驱动的 DCXO 可实现环路带宽的动态控制。 例如，带宽可以设置得更高以减少锁定时间并改善跟踪动态，或者设置得更低以获得更好的抖动清除性能。

设计 DCXO 时，有几个参数很重要：频率分辨率、更新速率和更新延迟。 DCXO 量化噪声与频率分辨率和更新速率有关，应远低于振荡器的本机相位噪声。 如图 5 中的示例所示，在 25,000 次更新/秒的更新速率下，1 ppb 的分辨率导致 DCXO 的相位噪声足够低。

图 5. 具有不同频率分辨率的 DCXO 在 25 kHz 更新速率下的量化引起的相位噪声

重要的是要考虑更新速率对最终相位噪声的贡献。 通常，低更新率会导致来自相位检测器和环路滤波器的任何误差信号在较长时间内被 DCXO 积分，从而导致更高的相位噪声。

对于分辨率为 1 ppb 的 DCXO，可以容忍低至 2500 次更新/秒的更新速率，而不会对相位噪声产生不利影响，如图 6 中的数据所示。目前可用的高精度 DCXO 可以提供 1 ppb 或更高的分辨率，这 即使在相对较低的更新速率下，也有效地消除了对输出相位噪声的任何量化影响。

图 6. 频率分辨率为 1 ppb 的 DXCO 的更新速率对相位噪声的影响

DCXO 的更新速率和延迟有助于环路滤波器的整体稳定性。 当更新速率和更新延迟的倒数都至少比目标环路带宽高 10 倍时，环路将是稳定的。 这意味着对于 1 kHz 环路带宽，更新速率应高于 10 kHz，更新延迟应低于 100 µs。 具有这些规格的 DCXO 很容易获得。

6 抖动清除器

当锁定到嘈杂的系统时钟时，通常需要抖动清除技术，以生成具有低相位噪声和低抖动的稳定时钟信号。 同步或抖动清除 PLL 的一个重要组件是具有模拟 (VCXO) 或数字 (DCXO) 频率控制的高精度振荡器。

图 7：基于 FPGA 和 DCXO 的抖动清除器解决方案的实现框图

如今的高性能 DCXO 可以设计为充分降低量化噪声，使其成为低带宽 PLL 的解决方案。 仅使用 FPGA 和 DCXO 芯片就已成功实现抖动清除，如图 7 所示，展示了这样的概念。

7 总结

带有小数 N PLL 的可编程MEMS振荡器可以很好地用作 FPGA 的外部参考时钟。 可编程输入频率的优势使得设计具有极低抖动的 PLL 成为可能。 可编程性使得添加诸如边缘速率控制和 SSC 以减少 EMI 或数字控制以提高稳定性以优化系统性能等功能变得容易。 将 FPGA 与最先进的可编程 DCXO 结合使用，提供了额外的优势，即对于噪声时钟参考而言，它是一种极具成本效益且高度可参数化的抖动清除解决方案。

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